Введение

Актуальность

С момента официальной публикации спецификации Universal Serial Bus в 1996 году интерфейс прошёл несколько этапов развития, каждый из которых сопровождался увеличением тактовой частоты, внедрением новых схем кодирования и расширением функциональности питания. Первоначальная версия 1.0 предусматривала два режима: Low‑Speed с пропускной способностью 1,5 Мбит/с и Full‑Speed с 12 Мбит/с для более сложных устройств, однако узкая полоса и требования к длине кабеля ограничивали массовое применение. Переломным стал 2000 год, когда была выпущена спецификация USB 2.0, которая ввела третий режим High‑Speed, обеспечивающий скорость 480 Мбит/с при сохранении обратной совместимости по разъёмам. На физическом уровне High‑Speed использует полудуплексную передачу по одной дифференциальной паре D+ и D‑ с кодированием NRZI и битстаффингом, тактовая частота сигнала составляет 480 МГц. Длина сегмента кабеля без применения активных повторителей ограничена 5 метрами, что обусловлено временем распространения сигнала и требованиями к целостности фронтов при данной тактовой частоте.

Несмотря на появление в последующие годы стандартов USB 3.0, 3.1, 3.2 и USB4, которые предложили скорости от 5 до 40 Гбит/с за счёт дополнительных дифференциальных пар с независимыми каналами приёма и передачи, более сложных схем кодирования (8b/10b, 128b/132b) и активного восстановления тактовой частоты, USB 2.0 не только не был вытеснен, но и продолжает доминировать в значительном сегменте применений. Причины этого явления лежат в объективных инженерных компромиссах: реализация физического уровня USB 2.0 требует минимального числа внешних компонентов, менее критична к качеству печатной платы и экранированию, что существенно снижает себестоимость как конечных устройств, так и кабельной продукции.

Для подавляющего большинства периферийных узлов – устройств ввода (HID), аудиоинтерфейсов с частотой дискретизации до 192 кГц, последовательных адаптеров UART, принтеров, промышленных датчиков и управляющих контроллеров – реальной пропускной способности 35 - 40 Мбайт/с более чем достаточно, а определяющим фактором становятся детерминированные задержки и стабильность соединения, которые в полудуплексном протоколе достигаются проще, чем в многоканальных высокоскоростных системах. Более низкая частота переключений и меньшая крутизна фронтов сигналов D+/D‑ обеспечивают устойчивость к отражениям, упрощая маршрутизацию многослойных плат и сокращая затраты на сертификацию по электромагнитной совместимости, тогда как высокоскоростные линии USB 3.x требуют строгого контроля дифференциального импеданса и минимальной длины неэкранированных участков. Важно подчеркнуть, что современные разъёмы типа USB‑C и порты, поддерживающие USB4 или Thunderbolt, сохраняют контакты D+ и D‑ как отдельный выделенный канал, который используется на начальном этапе подключения для обнаружения устройства, согласования режима работы (включая переговоры по профилям питания USB Power Delivery) и передачи управляющих команд, прежде чем осуществится переключение на высокоскоростные пары. Благодаря этому устройства, спроектированные исключительно для USB 2.0, без каких‑либо изменений работают в новых портах, что обеспечивает непрерывную обратную совместимость и позволяет производителям не пересматривать схемотехнику для устаревших, но всё ещё востребованных классов изделий.

Сохранение позиций USB 2.0 в современной электронике объясняется не отсутствием желания переходить на новые технологии, а инженерным расчётом: для задач, не требующих постоянной передачи потоков большого объёма преимущества более скоростных версий, оказываются избыточными, а их внедрение влечёт неоправданное повышение стоимости и усложнение разработки. USB 2.0 остаётся эталонным примером эффективного баланса между достигаемой пропускной способностью, технологической простотой реализации, надёжностью в эксплуатации и низкой стоимостью массового производства – именно этот баланс, заложенный в спецификацию четверть века назад, продолжает делать стандарт универсальным решением для широкой периферии и гарантирует его присутствие на рынке ещё на многие годы, вплоть до того момента, пока себестоимость высокоскоростных альтернатив не снизится до сопоставимого уровня, а требования к полосе для рядовых устройств возрастут настолько, что существующий запас по скорости перестанет быть достаточным.

В Таблице 1 приведены все существующие версии стандарта USB на 2025 год.

Таблица 1 – Разновидности технологии USB

Архитектура физического слоя трансивера USB 2.0

Предлагаемый трансивер имеет три основных блока: аналоговый блок внешнего интерфейса (analog front-end block), блок восстановления тактовой частоты и данных (CDR block) и общий блок цифровой логики (shared digital logic block). Аналоговый блок состоит из выходных передатчиков и входных приемников, двух детекторов состояния линии и детектора, огибающей сигнала передачи (transmission envelope detector). Как показано на рисунке 1, для задач сигнализации данных 480 Мбит/с и 12 Мбит/с используются отдельные выходные передатчики и входные приемники соответственно. Блок генерации смещения (bias generation block) подает опорные напряжения на аналоговый фронт-энд. Блок CDR состоит из HSCDR (Восстановление тактовой частоты и данных для высокой скорости – 480 Мбит/с), за которым следует буфер синхронизации (elastic buffer), и FSCDR (Восстановление тактовой частоты и данных для полной скорости – 12 Мбит/с). Схема HSCDR генерирует тактовый сигнал 480 МГц для общего блока цифровой логики из выходного сигнала внешнего кварцевого генератора 12 МГц. HSCDR и FSCDR используются для извлечения временной информации из входящего потока данных, который синхронизирован с тактовой частотой передатчика, а следующий за ним буфер синхронизации компенсирует разницу частот между тактовой частотой передатчика (USB хост) и тактовой частотой приемника (USB устройство).

Рисунок 1 – Физический слой трансивера USB 2.0

Объектом исследования являются три блока: hsdrv, hsrcv, HSCDR.

TX USB 2.0

Ввиду отсутствия приемлемых схемотехнических реализаций в рамках стандарта USB, исследовательский анализ был смещён на рассмотрение и модификацию интерфейса LVDS. При этом разрабатываемые схемы, представленные в данной работе, соответствуют проектным нормам, заимствованным из стандарта USB.

Рассматриваемый передатчик работает как источник тока с переключаемой полярностью. Выходное дифференциальное напряжение образуется за счет двух буферов, работающих в ключевом режиме, изображенных на рисунке 2. Необходимая амплитуда сигнала в 400 мВ ограничивается за счет токовых зеркал со стороны источника питания и общей шины. Предлагаемая схема передатчика, представлена на рисунке X

Рисунок 2 – Буферы, работающие в ключевом режиме

Данная схема показывает потребление тока 10 мА при напряжении питания 3,3 В.

Входные сигналы IN_P и IN_N представляют собой пару противофазных сигналов.

Основной принцип работы схемы: когда транзисторы М16 и М19 в активном режиме, транзисторы М17 и М18 в отсечке – разность напряжений между выходами составляет около 400 мВ.

Рисунок 3 – Моделирование схемы передатчика

На рисунке 3 изображены результаты моделирования. Продемонстрированы характеристики (сверху вниз) входного сигнала, сигнала передатчика (TX) и с выхода кабеля. Была достигнута необходимая амплитуда 0,4 В. Так же на нижнем рисунке изображен график с выхода приемника, работающего в одной цепи с передатчиком.

Для схемы передатчика было выполнено 2 моделирования: с вариацией температуры, а также моделирование по «корнерам» на рабочей частоте 480 МГц. За минимальное значение температуры было взято -40°C, при нормальных условиях 27°C, и за максимальное – 85°C. Для анализа влияния разброса параметров технологии рассматривались крайние случаи отклонения – уход параметров «ff», когда NMOS- и PMOS-транзисторы быстрые, «ss», когда NMOS- и PMOS-транзисторы медленные, «fnsp», когда NMOS- транзисторы быстрые, а PMOS-транзисторы медленные, «snfp», когда NMOS- транзисторы медленные, а PMOS-транзисторы быстрые.

Предметами исследования являлись: Амплитуда выходного сигнала кабеля, размах выходного сигнала передатчика, шум на выходе.

Сравнение проводится с номинальными параметрами «tt» и рабочей температурой 27°C. Допустимое отклонение составляет 10%.

Результаты моделирования приведены в таблице 2

Таблица 2 – Разброс технологических параметров. «Корнеры»

Рисунок 4 – Топология схемы передатчика

На рисунке 4 изображена топология схемы TX.

RX USB 2.0

Входной дифференциальный сигнал напряжения детектируется триггером Шмитта Q1–Q6.

В рассматриваемой схеме джиттер определяется как временная разность между переходом данных и соответствующим событием опорного тактового сигнала. Джиттер на приёмнике обусловлен суммарным джиттером тракта передачи, который возникает как при тактировании данных, так и в каждом элементе тракта. При этом приёмник должен восстанавливать данные, иначе возникают ошибки.

На входы IN_P и IN_N подается дифференциальный сигнал.

На рисунке 5 изображен блок, увеличивающий значения подаваемого тока для схемы приемника с 5 мкА до 100 мкА. Данное увеличение достигается за счет использования токовых зеркал.

Рисунок 5 – Блок питания для схемы приемника

На рисунке 6 изображена выходная характеристика, снятая с выходов RX_OUT_N_2 и RX_OUT_P_2.

Рисунок 6 – Моделирование схемы приемника

На выходе можно наблюдать дифференциальный сигнал, удовлетворяющий необходимому условию скважности сигнала в 50%. Джиттер равен примерно 6,5 пс.

На рисунке 7 изображен полученный график анализа по шуму.

Рисунок 7 – Анализ по шуму

Для данной схемы рассматривался шум в полосе частот до 10 ГГц. На рабочей частоте приемника уровень шума составляет примерно 9 нВ/Гц.

Также, для рассмотрения работы данной схемы было выполнено моделирование при разных условиях температуры и по корнерам: за минимальное значение температуры было взято -40°C, при нормальных условиях 27°C, и за максимальное – 85°C. Для анализа влияния разброса параметров технологии рассматривались крайние случаи отклонения – уход параметров «ff», когда NMOS- и PMOS-транзисторы быстрые, «ss», когда NMOS- и PMOS-транзисторы медленные, «fnsp», когда NMOS- транзисторы быстрые, а PMOS-транзисторы медленные, «snfp», когда NMOS- транзисторы медленные, а PMOS-транзисторы быстрые.

Предметом исследования являлась скважность приемного буфера при эталонном значении 50%.

Все полученные отклонения значения скважности были объединены в таблицу 3.

Таблица 3 – Отклонение показателя скважности при моделировании по корнерам

CDR USB 2.0

Обзор блока восстановления тактовой частоты (Clock and Data Recovery)

Восстановление тактового сигнала и данных (CDR) представляет собой ключевую функцию высокоскоростных приёмопередающих устройств. В ряде случаев передача данных по каналу осуществляется без сопутствующей тактовой частоты. В таких условиях блок CDR обеспечивает формирование тактового сигнала непосредственно на основе информационного потока. Исходные данные поступают с примерной частотой, после чего схема CDR выполняет фазовую подстройку для синхронизации генерируемого такта с моментами перехода данных. Сформированное таким образом тактирование и восстановленный синхронизированный поток впоследствии используются десериализатором, который преобразует последовательные данные в параллельный формат, восстанавливая исходные битовые комбинации.

Структурно схема восстановления тактовой частоты реализована на основе фазовой автоподстройки частоты (ФАПЧ). Основное отличие заключается в реализации фазового детектора: в составе CDR применяется детектор, реагирующий на перепады в данных и определяющий фазовое рассогласование между информационной последовательностью и восстановленным тактовым сигналом, тогда как в обычной ФАПЧ используется фазочастотный детектор. Кроме того, в ФАПЧ на один из входов подаётся тактовый сигнал, тогда как на вход CDR поступают непериодические данные.

Для выполнения синхронных операций в высокоскоростных приёмниках, таких как временная привязка сигналов и демультиплексирование случайных данных, необходима генерация тактовой частоты. На рис. 7 представлена схема восстановления такта, которая регистрирует входные данные и формирует периодическую тактовую последовательность.

Рисунок 8 – Роль схемы CDR в передискретезации данных;

Используемый в этой схеме D-триггер, (DFF), управляемый этим тактовым сигналом, затем перезаписывает данные в результате чего выходной сигнал имеет меньшее колебание. Тактовый сигнал, вырабатываемый данной схемой, должен отвечать трём критическим требованиям:

1. Частота тактирования должна строго соответствовать скорости передачи данных.
2. Необходимо обеспечить строго определённое фазовое соотношение с информационным потоком, чтобы выборка битов осуществлялась в оптимальной точке. При совпадении фронтов тактового сигнала с серединой каждого битового интервала отсчёт производится на максимальном удалении от границ соседних битов, что минимизирует влияние переходных процессов.
3. Уровень джиттера тактового сигнала должен быть минимальным, поскольку данный сигнал служит основным источником нестабильности в системе при обработке асинхронных данных.

Для формирования тактового сигнала применяется генератор, управляемый напряжением (ГУН), причём его частота и фаза подстраиваются под входной поток данных с помощью D-триггера (DFF), выполняющего функции фазового детектора (ФД). Фильтр нижних частот (ФНЧ) сглаживает пульсации на управляющем входе генератора.

Рисунок 9 – Пример реализации CDR.

Рассмотрим принцип работы схемы на рисунке 8. При включении DFF передаёт на выход ГУН данные, фиксируемые по фронту тактового сигнала, формируя тем самым биения, которые стремятся приблизить частоту ГУН к скорости следования битов во входном сигнале. Если исходное рассогласование между частотой ГУН и битовой скоростью оказывается достаточно малым, петля синхронизации входит в режим захвата фазы, устанавливая устойчивое фазовое соотношение между входными данными D_in и выходным тактовым сигналом CK_out. При этом даже незначительная фазовая ошибка вызывает на выходе фазового детектора значительный управляющий сигнал, что способствует быстрому переходу системы в состояние захвата.

Однако простейшая архитектура такого восстановителя такта имеет ряд существенных ограничений. Во-первых, фазовый детектор может выдавать полные цифровые выходы при сериях одинаковых бит длительностью более одного такта, что приводит к сильным пульсациям управляющего напряжения на ГУН и, как следствие, к росту джиттера выходного сигнала. Во-вторых, поскольку фазовый детектор выделяет тактовый сигнал по данным, а схема принятия решения (триггер) фиксирует данные по этому тактовому сигналу, в процессе повторной синхронизации на высоких частотах возникает значительное фазовое смещение. В частности, если задержка от тактового входа до выхода CK→Q превышает задержку от входа данных до выхода D→Q на величину ∆T, то ФД настраивает петлю так, что данные оказываются опережающими тактовый сигнал на ∆T, при этом выборка такта сдвигается к нулевому переходу после прохождения данных через внутреннюю задержку детектора. Иными словами, разница задержек ∆T между трактами CK→Q и D→Q приводит к результирующему фазовому сдвигу повторно синхронизированных данных, равному 2∆T. Третий недостаток рассматриваемой схемы CDR состоит в том, что данные проходят через оба триггера на выход ГУН, из-за чего фаза тактового сигнала возмущается при каждом перепаде информационной последовательности.

Реализация блока CDR

На рисунке 10 изображена схема петли блока восстановления тактовой частоты. На данной схеме изображены все используемые блоки. Блок задержки тактовой частоты представлен в виде делителя частоты.

Рисунок 10 – Схема CDR

Впоследствии было принято решение улучшить стабильность работы генератора. Достигается это за счет реализации схемы с рисунка 10. Основной принцип данной схемы заключается в том, что на генератор, работающий в петле блока восстановления тактовой частоты, приходит напряжение с петли ФАПЧ, которая в свою очередь получается за счет тактового сигнала.

Рисунок 11 – Схема CDR с петлей ФАПЧ

Для данной реализации был изменен генератор, для управления двумя входами.

Фазовые детекторы

The update will be coming soon

Схема с накачкой заряда (Charge Pump)

Схема с накачкой заряда (Charge Pump), изображенный на рисунке 12, состоит из источника тока или стока, который заряжает или разряжает петлевой фильтр в соответствии со своими входными сигналами. Основная идея заключается в обеспечении непрерывного потока тока, который меняет направление только при необходимости. Благодаря этому уменьшаются выбросы (пики) во время переходных процессов. ФАПЧ с Charge Pump имеет ряд преимуществ по сравнению с классической ФАПЧ на основе фазового детектора напряжения, включая бесконечный диапазон захвата и нулевую установившуюся фазовую ошибку.

Рисунок 12 – Схема Charge Pump

Генератор, управляемый напряжением (ГУН)

Генератор, управляемый напряжением (ГУН), изображённый на рисунке 13, формирует выходной сигнал пропорционально в зависимости от изменения управляющего напряжения, которое является выходом петлевого фильтра. Если управляющее напряжение возрастает, ГУН генерирует выходной сигнал с более высокой частотой, и наоборот. В установившимся состоянии системы восстановления тактовой частоты управляющее напряжение становится постоянным, и поэтому частота колебаний тактового сигнала ГУН также фиксируется.

Рисунок 13 – Кольцевой генератор, управляемый напряжением

Multi modulus divider

The update will be coming soon

Результаты моделирования

На рисунке 14 представлена выходная характеристика полученной схемы CDR блока. Можно видеть, на вход поступают непериодические данные. На рисунке 15 изображена частотная характеристика.

Рисунок 14 – Выходная характеристика

На рисунке 14 можно наблюдать, что при установившимся режиме генератор поддерживает необходимую частоту 480 МГц. Максимальная частота генератора 1 ГГц.

Рисунок 15 – Выходная частота

На рисунке 15 можно наблюдать процесс установки необходимой частоты 480 МГц.